新思科技发布UCIe IP全面解决方案，实现异构和同构芯片快速连接

　　9月10日，新思科技推出业界首个完整的UCIe IP全面解决方案，包括控制器、物理层和验证IP，每引脚运行速度达40 Gbps，实现异构和同构芯片之间的快速连接。新思科技表示，在同样的芯片尺寸和能效基础上，40G UCIe IP 能够提供比UCIe 规范高25% 的带宽。

　　UCIe 互连是裸片到裸片连接的行业标准，对于多裸片封装中的高带宽、低延迟裸片到裸片连接至关重要，该技术也助力了人工智能数据中心系统中的更多数据在异构和同构裸片或芯片组之间高效传输。新思科技40G UCIe IP 支持有机基板和高密度先进封装技术，使开发者能够灵活地探索适合其需求的封装选项，可实现从早期架构探索到制造的快速异构集成。

　　新思科技介绍，40G UCIe IP解决方案具有多重优势。

　　其一，IP集成简化。为便于使用和集成，该IP加快了裸片到裸片链路的初始化，无需加载固件。

　　其二，多芯片系统封装的可靠性增强。为了确保芯片、裸片到裸片以及多芯片系统封装层面的可靠性，该解决方案提供了测试和芯片生命周期管理(SLM) 功能。此外，监控、测试和修复IP 以及集成信号完整性监控器可实现从设计到现场的多芯片系统封装诊断和分析。

　　其三，生态系统互操作性强。针对当前全新CPU 和GPU 的片上互连需求，新思科技40G UCIe IP 支持业界广泛的芯片上互连结构，包括AXI、CHI 芯片到芯片、streaming、PCI Express 和CXL。为了实现成功的互操作性，该IP 符合UCIe 1.1 和2.0 标准。

　　其四，具备预验证的设计参考流程。新思科技UCIe IP与3DIC Compiler(一个统一的从探索到签收平台)的组合可用于预验证设计参考流程，该流程包括所有必要的设计辅助工具，如自动布线流程、内插研究和信号完整性分析。

　　该产品预计将于2024 年年底上市，适用于多种晶圆代工厂及其工艺。